臺積電將在2024年引入High-NA EUV光刻機 或用于2025年2nm芯片生產(chǎn)

臺積電（TSMC）的目標是2025年量產(chǎn)其N2工藝，而現(xiàn)階段主要是其他N3工藝的產(chǎn)量和良品率，這被認為是世界上最先進的芯片制造技術(shù)之一。隨著英特爾Meteor Lake延期，以及N3工藝的效能未讓蘋果滿意，臺積電很可能放棄N3工藝，將重點轉(zhuǎn)移到明年量產(chǎn)的N3E工藝，這屬于第二版3nm制程。

雖然臺積電短期內(nèi)的工藝推進計劃似乎受到了一些挫折，不過并沒有影響其技術(shù)的研發(fā)，近期臺積電負責研發(fā)和技術(shù)的高級副總裁YJ Mii博士分享了更多的信息。據(jù)Wccftech報道，臺積電下一階段將轉(zhuǎn)向具有更大鏡頭的機器，計劃在2024年引入High-NA EUV光刻機，一般認為會用于2nm芯片的制造上。

據(jù)ASML（阿斯麥）的介紹，具有高數(shù)值孔徑（High-NA）的新型EUV系統(tǒng)將提供0.55數(shù)值孔徑，與此前配備0.33數(shù)值孔徑透鏡的EUV系統(tǒng)相比，精度會有所提高，可以實現(xiàn)更高分辨率的圖案化，以實現(xiàn)更小的晶體管特征，同時每小時能生產(chǎn)超過200片晶圓。此前英特爾已宣布購買業(yè)界首個TWINSCAN EXE:5200系統(tǒng)，計劃從2025年使用High-NA EUV進行生產(chǎn)。

臺積電在2024年拿到High-NA EUV光刻機后，初期僅用于研發(fā)和協(xié)作，期間會按照自己的要求進行調(diào)整，適當時候再用于大規(guī)模生產(chǎn)。與3nm制程節(jié)點不同，2nm制程節(jié)點將使用Gate-all-around FETs（GAAFET）晶體管，臺積電稱相比3nm工藝會有10%到15%的性能提升，還可以將功耗降低25%到30%。預(yù)計N2工藝于2024年末將做好風險生產(chǎn)的準備，并在2025年末進入大批量生產(chǎn)，客戶在2026年就能收到首批芯片。